1

COMP

DAC偏置引腳。該引腳用于去耦DAC偏置電壓。

2

VDD

模擬和數字接口部分的正電源。板載2.5 V穩壓器也由VDD提供。 VDD的值可以在2.3   V至5.5 V之間。在VDD和AGND之間應連接一個0.1 F和一個10 F的去耦電容。

3

CAP / 2.5V

數字電路采用2.5 V電源供電。當VDD超過2.7 V時，使用板載穩壓器從VDD產生2.5 V電壓。該穩壓器需要一個典型的100 nF去耦電容，該電容應從CAP / 2.5V連接至DGND。如果VDD小于或等于2.7 V，則CAP   / 2.5V應直接連接到VDD。

4

地線

數字地面。

5

時鐘端

數字時鐘輸入。 DDS輸出頻率表示為MCLK頻率的二進制分數。輸出頻率精度和相位噪聲由該時鐘確定。

6

數據端

串行數據輸入。 16位串行數據字應用于此輸入。

7

時鐘端

串行時鐘輸入。在SCLK的每個下降沿將數據輸入AD9833。

8

同步

低電平有效控制輸入。 FSYNC是輸入數據的幀同步信號。當FSYNC變為低電平時，內部邏輯被告知有一個新字正在加載到器件中。

9

地線

模擬地。

10

VOUT

電壓輸出。該引腳提供AD9833的模擬和數字輸出。不需要外部負載電阻，因為該器件具有200？板上的電阻。